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顯示裝置
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摘要
申請專利號:

CN200980107519.7

申請日:

2009.03.05

公開號:

CN101960504B

公開日:

2014.09.17

當前法律狀態:

授權

有效性:

有權

法律詳情: 專利權的轉移IPC(主分類):G09F 9/30變更事項:專利權人變更前權利人:索尼公司變更后權利人:株式會社日本有機雷特顯示器變更事項:地址變更前權利人:日本東京變更后權利人:日本東京都登記生效日:20150804|||授權|||實質審查的生效IPC(主分類):G09F 9/30申請日:20090305|||公開
IPC分類號: G09F9/30; G09G3/20; G09G3/30; H01L27/32; H01L51/50 主分類號: G09F9/30
申請人: 索尼公司
發明人: 山本哲郎; 內野勝秀
地址: 日本東京
優先權: 2008.03.11 JP 2008-060738
專利代理機構: 北京信慧永光知識產權代理有限責任公司 11290 代理人: 武玉琴;陳桂香
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法律狀態
申請(專利)號:

CN200980107519.7

授權公告號:

|||101960504B||||||

法律狀態公告日:

2015.08.26|||2014.09.17|||2011.03.23|||2011.01.26

法律狀態類型:

專利申請權、專利權的轉移|||授權|||實質審查的生效|||公開

摘要

本發明的顯示裝置包括多個像素單元。所述各像素單元由N個連續的像素構成。所述N個像素中的每個像素被分配包括R(紅色)、G(綠色)和B(藍色)的N(N≥3)種顏色中的一種。所述N個像素中的每個像素包括采樣晶體管Ms、驅動晶體管Md、保持電容Cs和發光元件(有機發光二極管OLED)。在所述N個像素中,對黑點敏感(例如B)或相對視亮度因數最高(例如G)的特定顏色像素的像素電路元件的組數比其它顏色像素的像素電路元件的組數多并且為兩組以上,所述像素電路元件包括驅動晶體管Md、保持電容Cs和有機發光二極管OLED。

權利要求書

1: 一種顯示裝置, 其包括像素陣列, 該像素陣列包括多個規則排列的像素單元, 所述各 像素單元包括 N 個連續的像素, 所述 N 個像素中的每個像素被分配包括 R( 紅色 )、 G( 綠色 ) 和 B( 藍色 ) 的 N(N ≥ 3) 種顏色中的一種, 其中, 所述 N 個像素中的每個像素包括 : 采樣晶體管, 驅動晶體管, 保持電容, 其經所述采樣晶體管耦合到所述驅動晶體管的發光控制節點以保持所供給 的數據電壓, 以及 發光元件, 其串聯連接到驅動電流路徑以及所述驅動晶體管, 基于所述驅動晶體管所 控制的驅動電流, 所述發光元件根據所保持的數據電壓自身發出對于各像素所確定的特定 顏色的光, 其中, 在所述 N 個像素中, 對黑點敏感或相對視亮度因數最高的特定顏色像素的像素電路元 件的組數比其它顏色像素的像素電路元件的組數多并且為兩組以上, 所述像素電路元件包 括所述驅動晶體管、 所述保持電容和所述發光元件。
2: 如權利要求 1 所述的顯示裝置, 其中, 所述發光元件具有多層膜結構, 在陽極和陰極中的一個上堆疊適于發出期望顏色光的 材料和厚度的多個有機薄膜以及所述陽極和所述陰極中的另一個, 形成所述多層膜結構, 形成于所述對黑點敏感的特定顏色像素中的所述多個有機薄膜的總厚度小于所述其 它顏色像素的總的膜厚度。
3: 如權利要求 2 所述的顯示裝置, 其中, 只要所述其它顏色像素的像素電路元件的組 數小于所述特定顏色像素的像素電路元件的組數, 則所述多個有機薄膜的總厚度越小, 所 述其它顏色像素的像素電路元件的組數越多。
4: 如權利要求 1 所述的顯示裝置, 其中, 所述相對視亮度因數最高的特定顏色像素為 綠色 (G) 像素, R( 紅色 ) 和 B( 藍色 ) 像素的組數均小于綠色 (G) 像素的組數。
5: 如權利要求 1 所述的顯示裝置, 其中, 在所述像素中的一個像素中有多組時, 一個所 述采樣晶體管設置為被所述多組共用。
6: 如權利要求 1 所述的顯示裝置, 其中, 在設于所述 N 個像素中的所有組中, 所述驅動晶體管分別被設計為具有相同的溝道導 電類型和尺寸, 所述保持電容被設計為具有相同的電容值, 在同一像素中設有多個所述發光元件時, 所述多個發光元件的驅動電流路徑并聯連接 到驅動電壓供給端以在所述多個發光元件之間隔開。
7: 如權利要求 1 所述的顯示裝置, 其中, 所述特定顏色像素的面積大于所述其它顏色 像素的面積, 于是與所述特定顏色像素的組數一樣多的多個發光元件的開口的總面積接近 于所述其它顏色像素的每個像素的開口面積。
8: 如權利要求 7 所述的顯示裝置, 其中, 在所述其它顏色像素的組數不同時, 所述像素 的面積不同, 使得所述各像素中每個像素的所述開口面積大致相同。

說明書


顯示裝置

    技術領域 本發明涉及顯示裝置, 該顯示裝置具有規則排列多個像素單元所形成的像素陣 列, 各像素單元適于顯示一種顏色且由三種以上顏色的 N 個連續像素構成。本發明具體涉 及在各像素中具有像素電路的顯示裝置, 該像素電路通過集成適于自身發出預定特定顏色 光的自發光型發光元件和一部分驅動電路形成。
     背景技術 一些顯示裝置使用亮度隨著所施加的電壓或流過的電流變化而變化的電光元件。 例如, 液晶顯示元件是亮度隨著所施加的電壓變化而變化的電光元件的典型示例。有機電 致發光元件是亮度隨著流過的電流變化而變化的電光元件的典型示例。 有機電致發光元件 通常稱為 OLED( 有機發光二極管 )。液晶顯示元件是適于調節來自光源的光的光學調制元 件 ( 即非自發光型 )。OLED 與液晶顯示元件的不同之處在于 OLED 是能夠自身發光的自發 光型元件。
     OLED 包括在上電極和下電極之間一個堆疊在另一個之上的多個有機薄膜。這些 有機薄膜用作有機空穴輸送層和有機發光層。這些膜的厚度根據發光波長而變化, 還由于 提供光增強效應而變化, 但這些膜通常較薄。因為這些膜由有機材料制成, 所以難以形成。 OLED 是通過向有機薄膜施加電場而發光的電光元件。通過控制流過 OLED 的電流值來獲得 顏色灰度級。因此, 在使用 OLED 作為電光元件的顯示裝置中, 像素電路設置用于各像素, 各 像素包括控制流過 OLED 的電流量的驅動晶體管。
     在先技術已提出各種像素電路, 已知的電路類型主要包括四晶體管 (4T) 一電容 (1C) 電路、 4T-2C 電路、 5T-1C 電路和 3T-1C 電路。
     所有這些電路都可防止 TFT( 薄膜晶體管 ) 構成的晶體管的特性變化所致的圖像 變壞, 這些電路用來在像素電路中保持驅動電流不變, 于是改善在整個屏幕上的亮度不均 勻。具體地, 當 OLED 連接到像素電路中的電源時, 用于根據輸入視頻信號的數據電位控制 電流量的驅動晶體管的特性變化會直接影響 OLED 的發光亮度。因此, 必須校正驅動晶體管 的特性, 即閾值電壓。
     而且, 設定校正了閾值電壓, 則通過從驅動晶體管的電流驅動功率中減去使閾值 變化的分量來獲得校正驅動功率分量 ( 通常稱為遷移率 ), 從而提供更高的均勻性。
     例如, 專利文獻 1 具體說明了驅動晶體管的閾值電壓和遷移率的校正。
     專利文獻 1 : 日本特開 2006-215213 號公報
     但是, 面板會受到例如不能正常發光的黑點等顯示缺陷的影響, 這些黑點是在制 造過程中粘附到 OLED 和其它電光元件上的灰塵所致。這些顯示缺陷不利于提高顯示裝置 的產率, 限制了成本降低。
     尤其是在 OLED 的情況下, 在以多層的形式堆疊有機薄膜以形成多層膜結構時, 經 常會產生灰塵。有機薄膜粘在沉積裝置的內部, 易于脫落, 于是懸浮在沉積裝置的腔中。如 果由于這種灰塵的粘附而使 OLED 的電極短路達到一定阻值, 則容易出現一直都不亮的黑
     點缺陷。 另外, 在黑點缺陷的情況下, 取決于黑點缺陷出現在用于顯示顏色的像素單元的 哪個顏色像素中, 視覺上所感覺到缺陷的程度發生變化。即, 在視覺上越容易被察覺的顏 色, 顯示質量會由于像素缺陷而變得越差。
     應當指出, 本發明人對具有配置為防止黑點缺陷影響的像素的顯示裝置已經申請 了專利 ( 日本專利申請 No.2007-307861)。
     發明內容 本發明的目的是提供一種像素電路結構, 該像素電路結構能夠在出現黑點缺陷時 更有效地防止黑點缺陷對屏幕顯示的影響, 同時防止像素面積相比于上述所申請專利的顯 示裝置的像素面積增大。
     本發明實施例的顯示裝置 ( 第一實施例 ) 包括像素陣列。該像素陣列包括多個規 則排列的像素單元。各像素單元由 N 個連續的像素構成。包括 R( 紅色 )、 G( 綠色 ) 和 B( 藍 色 ) 的 N(N ≥ 3) 種顏色中的一種被分配給 N 個像素中的每一個。
     構成像素單元的 N 個像素中的每個都包括采樣晶體管、 驅動晶體管、 保持電容和 發光元件。
     所述保持電容經所述采樣晶體管耦合到所述驅動晶體管的發光控制節點以保持 所供給的數據電壓。
     所述發光元件串聯連接到驅動電流路徑以及所述驅動晶體管。 基于驅動晶體管所 控制的驅動電流, 所述發光元件根據所保持的數據電壓自身發出對于各像素所確定的特定 顏色的光。
     另外, 在 N 個像素中, 對黑點敏感或相對視亮度因數最高的特定顏色像素的像素 電路元件的組數比其它顏色像素的像素電路元件的組數多并且為兩組以上, 該像素電路元 件包括驅動晶體管、 保持電容和發光元件。
     除了第一實施例的特征之外, 本發明另一實施例的顯示裝置 ( 第二實施例 ) 進一 步配置為, 所述發光元件具有多層膜結構。通過在陽極和陰極中的一個上堆疊適于發出期 望顏色光的材料和厚度的多個有機薄膜以及陽極和陰極中的另一個, 形成所述多層膜結 構。 形成于對黑點敏感的特定顏色像素中的多個有機薄膜的總厚度小于其它顏色像素的總 的膜厚度。
     在本實施例中, 優選地, 只要其它顏色像素的像素電路元件的組數小于特定顏色 像素的像素電路元件的組數, 則多個有機薄膜的總厚度越小, 其它顏色像素的像素電路元 件的組數越多 ( 第三實施例 )。
     除了第一實施例的特征之外, 本發明又一實施例的顯示裝置 ( 第四實施例 ) 進一 步配置為, 所述相對視亮度因數最高的特定顏色像素為綠色 (G) 像素, R( 紅色 ) 和 B( 藍色 ) 像素的組數均小于綠色 (G) 像素的組數。
     除了第一實施例的特征之外, 本發明再一實施例的顯示裝置 ( 第五實施例 ) 進一 步配置為, 如果一個像素中有多組, 則所述一個采樣晶體管設置為被所述多組共用。
     除了第一實施例的特征之外, 本發明又一實施例的顯示裝置 ( 第六實施例 ) 進一 步配置為, 在 N 個像素的所有組中, 驅動晶體管被設計為具有相同的溝道導電類型和尺寸,
     保持電容被設計為具有相同的電容值。 而且, 如果同一像素中設有多個發光元件, 則多個發 光元件的驅動電流路徑并聯連接到驅動電壓供給端, 以在多個發光元件之間隔開。
     除了第一實施例的特征之外, 本發明又一實施例的顯示裝置 ( 第七實施例 ) 進一 步配置為, 所述特定顏色像素的面積大于其它顏色像素的面積。 為此, 與特定顏色像素的組 數一樣多的多個發光元件的開口的總面積接近于其它顏色像素的每個像素的開口面積。
     優選地, 如果其它顏色像素的組數不同, 則像素的面積不同, 使得各像素中每個像 素的開口面積大致相同 ( 第八實施例 )。
     根據上述結構, 在構成用于顯示顏色的像素單元的 N 個像素中, 特定顏色像素的 像素電路元件的組數比其它顏色像素的像素電路元件的組數多并且具有兩組以上, 其中像 素電路元件包括驅動晶體管、 保持電容和發光元件。
     這里, 詞語 “特定顏色像素” 是指對黑點敏感的像素, 例如藍色 (B) 像素, 藍色像素 中發光元件的多層有機薄膜是所有像素中最薄的。或者, 詞語 “特定顏色像素” 是指例如相 對視亮度因數最高的綠色 (G) 像素等像素。
     為了便于理解, 舉例說明本發明顯示裝置的操作。這里, 我們設定, 在包括三個像 素 (R、 G 和 B)(N = 3) 的像素單元中, 例如, 藍色 (B) 像素具有兩組像素電路元件, 其它顏色 像素各自具有一組像素電路元件。
     在該示例中, 一個像素單元具有四組像素電路元件和四個發光元件。設定四個發 光元件的開口面積相同, 在此情況下這些發光元件中的每個出現黑點缺陷的概率為 1/4, 即 對所有發光元件是相同的。但是, 應當指出, 在特定顏色像素 (B) 和其它顏色像素 (R 和 G) 的開口面積相同的前提下, 因為特定顏色像素 (B) 中有多于一個的開口, 所以特定顏色像 素 (B) 出現黑點的概率是其它顏色像素的兩倍。
     另外, 對于顏色, 如果特定顏色像素 (B) 之外的像素 (R 或 G) 出現黑點缺陷, 則該 顏色像素 (R 或 G) 將完全不發光。 但是, 特定顏色像素 (B) 具有兩個發光元件, 因此, 即便是 兩個發光元件中的一個不再發光, 由于有另外的發光元件, 也會繼續發藍光, 但亮度減半。
     另外, 當紅色、 綠色和藍色 (R、 G 和 B) 像素的開口面積相同時, 由于特定顏色像素 (B) 設有兩個開口, 且特定顏色像素 (B) 的各開口的面積是其它顏色 (R、 G) 像素的各開口 面積的一半, 對所有顏色像素而言出現黑點的概率相同。而且, 如上所述, 即便是特定顏色 像素 (B) 的一個發光元件例如由于灰塵而出現黑點, 另一個發光元件也會發光, 于是能夠 避免無藍光發出的最壞情況。
     當特定顏色像素具有三組以上時, 組數越多, 特定顏色像素受由于灰塵等一個發 光元件不發光的影響越小。 即, 如果特定顏色像素具有三組, 則亮度為 2/3。 因此, 相比于亮 度為 1/2 的情況, 特定顏色像素受黑點的影響更小。類似地, 如果特定顏色像素具有四組以 上, 則亮度為 3/4、 4/5、 5/6, 依此類推。因此, 組數越多, 特定顏色像素受黑點的影響越小。 但是, 應當指出, 想要在同一區域中設置發光元件的多個開口會導致各開口的面積變小, 于 是降低了最初設置的亮度 ( 沒有黑點時的亮度 )。 因此, 通常, 組數越多, 組數多的顏色像素 面積就越大。
     如上所述, 通常考慮像素面積增大與抑制黑點缺陷的影響 ( 亮度降低的程度 ) 之 間的權衡而針對各顏色確定組數。
     在此情況下本發明申請在對黑點敏感或相對視亮度因數高的特定顏色像素中設置多組, 而不是設置相同的組數, 于是易于權衡。
     本發明提供一種像素電路結構, 該像素電路結構通過折衷而能夠更有效地抑制黑 點缺陷對屏幕顯示的影響, 同時防止像素面積增大。 附圖說明
     圖 1 是本發明實施例的有機 EL 顯示裝置的主要構件的圖 ; 圖 2 是本發明實施例的像素電路 1 的基本結構圖 ; 圖 3 是本發明實施例的像素電路 2 的基本結構圖 ; 圖 4 是表示有機發光二極管的特性的曲線圖和等式 ; 圖 5 是本發明實施例的像素電路 3 的基本結構圖 ; 圖 6 是本發明實施例在顯示控制過程中各種信號和電壓的波形的時序圖 ; 圖 7 是說明直到采樣為止的操作的圖 ; 圖 8 是說明直到第二閾值校正為止的操作的圖 ; 圖 9 是說明直到第三閾值校正為止的操作的圖 ; 圖 10 是表示本發明實施例的源極電位隨時間變化的曲線圖 ;圖 11 是說明直到發光周期為止的操作的圖 ;
     圖 12 是在有機發光元件的電極之間短路的情況下本發明實施例的像素電路的等 效電路圖 ;
     圖 13 是本發明實施例的像素單元結構的圖 ;
     圖 14 是本發明實施例的像素電路元件的不同布局示例的平面圖 ;
     圖 15 是本發明實施例的像素電路的平面圖 ;
     圖 16 是本發明實施例的像素電路的剖面圖。 具體實施方式
     下面以本發明應用于有機 EL 顯示裝置的情況為示例, 參照附圖說明本發明的各 實施例。
     總體結構
     圖 1 是本發明實施例的有機 EL 顯示裝置的主要構件的圖。
     圖 1 所示的有機 EL 顯示裝置 1 包括像素陣列 2 和驅動電路。像素陣列 2 具有以 矩陣形式排列的多個像素電路 3(i, j)。驅動電路驅動像素陣列 2, 包括垂直驅動電路 (V 掃 描器 )4 和水平驅動電路 (H 掃描器或 H.Scan)。
     可根據像素電路 3 的結構設置多個 V 掃描器 4。這里, V 掃描器 4 包括水平像素線 驅動電路 (DSCN)41 和寫信號掃描電路 (WSCN)42。
     圖 1 所示的像素電路的附圖標記 3(i, j) 表示各像素電路的垂直地址為 i(i = 1 或 2)、 水平地址為 j(j = 1、 2 或 3)。這些地址 i 和 j 均取大于等于 1 的整數。地址 i 和 j 的最大值分別為 “n” 和 “m” 。這里, 為了簡化附圖, 示出了 n = 2、 m = 3 的情況。
     這種地址標記法類似地應用于以下說明和附圖中像素電路的元件、 信號、 信號線、 電壓等。
     像素電路 3(1, 1) 和 3(2, 1) 連接到公共垂直第一信號線 SIG(1)。類似地, 像素電路 3(1, 2) 和 3(2, 2) 連接到公共垂直第二信號線 SIG(2)。同樣, 像素電路 3(1, 3) 和 3(2, 3) 連接到公共垂直第三信號線 SIG(3)。
     第一掃描信號 VSCAN1(1) 經公共掃描信號線從水平像素線驅動電路 41 施加到第 一行中的像素電路 3(1, 1)、 3(1, 2) 和 3(1, 3)。類似地, 第一掃描信號 VSCAN1(2) 經公共掃 描信號線從水平像素線驅動電路 41 施加到第二行中的像素電路 3(2, 1)、 3(2, 2) 和 3(2, 3)。
     而且, 第二掃描信號 VSCAN2(1) 經其他公共掃描信號線從寫信號掃描電路 42 施 加到第一行中的像素電路 3(1, 1)、 3(1, 2) 和 3(1, 3)。類似地, 第二掃描信號 VSCAN2(2) 經 其他公共掃描信號線從寫信號掃描電路 42 施加到第二行中的像素電路 3(2, 1)、 3(2, 2) 和 3(2, 3)。
     像素電路 1
     圖 2 示出了驅動晶體管包括 PMOS 晶體管時像素電路 3(i, j) 的最基本的結構。
     圖 2 中所示的像素電路 3(i, j) 控制作為發光元件的有機發光二極管 OLED。像素 電路除了包括有機發光二極管 OLED 之外, 還包括驅動晶體管 Md、 采樣晶體管 Ms 和保持電容 Cs。驅動晶體管 Md 包括 PMOS TFT。采樣晶體管 Ms 包括 NMOS TFT。
     盡管未具體圖示, 但有機發光二極管 OLED 具有其上形成有第二電極 ( 陰極 ) 的分 層體。該分層體構成有機膜。該分層體通過在例如由透明玻璃等制成的基板上依次沉積第 一電極 ( 陽極 )、 空穴輸送層、 發光層、 電子輸送層、 電子注入層和其它層而形成。陽極連接 到正第一電源, 陰極連接到負第二電源。 應當指出, 也可以是第二電源為正, 第一電源為負。 在此情況下, 陽極連接到第二電源, 陰極連接到第一電源。 應當指出, 圖 2 示出的情況為, 有機發光二極管 OLED 的陽極被供有正第一電源的 高電位 Vcc_H, 有機發光二極管 OLED 的陰極連接到基準電壓 ( 例如接地電壓 GND)。
     當預定偏壓施加在有機發光二極管 OLED 的陰極和陽極之間時, 注入的電子和空 穴在發光層中重新結合, 于是發光。 因為通過適當選擇構成有機膜的有機材料, 有機發光二 極管 OLED 能夠發出紅 (R)、 綠 (G) 和藍 (B) 光中的任一種, 所以例如如果在各行中像素排列 為能夠發出 R、 G 和 B 光, 則該二極管 OLED 能夠顯示彩色圖像。或者, 也可使用發白光的有 機材料, 通過濾色器顏色來區分 R、 G 和 B。或者, 也可以使用四種顏色, 即, R、 G、 B 和 W( 白 色 )。
     驅動晶體管 Md 用作電流控制裝置, 控制流過發光元件 ( 有機發光二極管 OLED) 的 電流量以確定顯示灰度級。
     驅動晶體管 Md 的源極連接到高電位 Vcc_H 的供給線, 漏極連接到有機發光二極管 OLED 的陽極。
     采樣晶體管 Ms 連接在數據電位 Vsig 的供給線 ( 視頻信號線 SIG(j)) 和驅動晶體 管 Md 的柵極之間。數據電位 Vsig 確定像素灰度級。采樣晶體管 Ms 的源極和漏極中的一 個連接到驅動晶體管 Md 的柵極, 另一個連接到視頻信號線 SIG(j)。數據電位 Vsig 從 H 掃 描器 5 施加到視頻信號線 SIG(j)。采樣晶體管 Ms 在數據電位施加期間的適當時間點對具 有像素電路顯示的電平的數據進行采樣。這是為了在被采樣的具有期望數據電位 Vsig 的 數據脈沖的開始和結束時, 消除不穩定電平在過渡時間段內對顯示圖像的不利影響。
     保持電容 Cs 連接在高電位 Vcc_H 的供給線和驅動晶體管 Md 的柵極之間。在后文 關于操作的部分說明保持電容 Cs 的作用。
     應當指出, 圖 2 中省略了圖 1 中通過水平像素線驅動電路 41 控制的構件。該構件 的示例例如是在圖 2 中另一個連接在高電位 Vcc_H 的供給線和驅動晶體管 Md 之間的晶體 管。或者, 該構件的另一示例是適合于以固定間隔反復施加高電位 Vcc_H 預定時間的構件。 設置這些構件用于驅動掃描。但是, 因為可采用多種方案進行驅動掃描, 所以圖 2 中省略了 這些構件。
     像素電路 2
     圖 3 示出了在驅動晶體管包括 NMOS 晶體管時像素電路 3(i, j) 的最基本的結構。
     圖 3 中所示的像素電路 3(i, j) 與圖 2 中所示的像素電路 3(i, j) 的區別僅在于驅 動晶體管 Md 的溝道導電類型不同。使用 NMOS 晶體管作為驅動晶體管 Md 有兩個優點。第 一, 每單位尺寸可使用大驅動電流。第二, 對像素電路中的所有晶體管都可使用 N 溝道晶體 管, 于是制造工藝更簡單。
     應當指出, 像素電路 1 和 2 中的所有晶體管由 TFT 構成。用于形成 TFT 的薄膜半 導體層由例如多晶硅或非晶硅等半導體材料構成。多晶硅 TFT 具有高遷移率, 但性質變化 明顯, 這使得這些 TFT 不適合于實現較大屏幕尺寸的顯示裝置。因此, 大屏幕顯示裝置通常 使用非晶硅 TFT。但是, 應當指出, 難以用非晶硅 TFT 形成 P 溝道 TFT。因此, 優選使用像素 電路 2 或者以它為基礎的像素電路。 這里, 上述像素電路 1 和 2 是適用于本實施例的像素電路的示例, 即兩個晶體管 (2T)、 一個電容 (1C) 的結構的基本示例。因此, 本實施例所使用的像素電路除了具有像素 電路 1 或 2 作為基本結構之外, 還可具有另外的晶體管和 / 或電容器。具體地, 適用于本實 施例的像素電路例如可具有 4T-1C、 4T-2C 和 5T-1C 像素電路中的任一種, 不再贅述。
     發光控制概述
     下面簡述以上兩個像素電路的示意性發光控制操作。
     保持電容 Cs 耦合到驅動晶體管 Md 的控制節點 NDc。通過采樣晶體管 Ms 對來自信 號線 SIG(j) 的信號電壓 Vsig 采樣。所得到的數據電位 Vsig 被施加到控制節點 NDc。
     圖 4 示出了有機發光二極管 OLED 的 I-V 特性曲線和驅動晶體管 Md 的漏極電流 Ids( 對應于 OLED 的驅動電流 Id) 的一般表達式。
     當預定的數據電位 Vsig 施加到驅動晶體管 Md 的柵極時, 圖 2 所示的像素電路 1 的 情況下的 P 溝道驅動晶體管 Md 被設計為一直工作在飽和區域, 其源極連接到電源。因此, P 溝道驅動晶體管 Md 用作具有圖 4 所示等式表示的電流水平的恒流源。該恒流源供給的漏 極電流 Ids 由柵極至源極的電壓 Vgs 確定, 該電壓 Vgs 的電平與施加到 P 溝道驅動晶體管 Md 的柵極的數據電位匹配。因此, 有機發光二極管 OLED 以與采樣后的數據電位 Vsig 匹配 的亮度發光。
     眾所周知, 隨時間變化, 有機發光二極管 OLED 的 I-V 特性如圖 4 所示變化。這時, 恒流源盡力供給相同水平的驅動電流 Id。 這使施加到有機發光二極管 OLED 的電壓 V 增大, 上拉 P 溝道驅動晶體管 Md 的漏極電位。但是, P 溝道驅動晶體管 Md 的柵極至源極的電壓 Vgs 保持不變。因此, 恒定的驅動電流 Id 流過有機發光二極管 OLED。因此, 發光亮度保持 不變。
     在 N 溝道晶體管作為驅動晶體管 Md 的圖 3 所示的像素電路 2 的情況下, 驅動晶體 管 Md 的源極連接到有機發光二極管 OLED。 因此, 柵極至源極的電壓 Vgs 隨有機發光二極管
     OLED 經時間變化而變化。
     這使流過有機發光二極管 OLED 的驅動電流 Id 變化, 于是即使數據電位 Vsig 處于 預定電平, 發光亮度也改變。
     而且, 各像素電路的驅動晶體管 Md 的閾值電壓 Vth 和遷移率 μ 彼此不同。根據 圖 4 所示的等式, 這導致漏極電流 Ids 變化, 于是, 即使所提供的數據電位 Vsig 相同, 也會 改變不同像素之間的發光亮度。
     應當指出, 在圖 4 所示的等式中, 附圖標記 Ids 表示工作在飽和區域的驅動晶體管 Md 的漏極和源極之間流動的電流。 而且, 在驅動晶體管 Md 中, 附圖標記 Vth 表示閾值電壓, μ 表示遷移率, W 表示有效溝道寬度 ( 有效柵極寬度 ), L 表示有效溝道長度 ( 有效柵極長 度 )。而且, 附圖標記 Cox 表示驅動晶體管 Md 的單位柵極電容, 即, 每單元面積柵極氧化膜 電容與源極 ( 或漏極 ) 和柵極之間的邊緣電容的和。
     具有 N 溝道驅動晶體管 Md 的像素電路的優點在于, 提供了高驅動性, 使制造工藝 簡便。但是, 為了防止閾值電壓 Vth 和遷移率 μ 變化, 需要在上述發光控制操作之前進行 以下校正操作。
     校正概述
     通過在采樣之前保持電容 Cs 使驅動晶體管 Md 的柵極至源極的電壓 Vgs 保持在閾 值電壓 Vth 的電平, 后文將給出詳細的控制說明。該預備操作稱為 “閾值校正” 。
     在閾值校正之后, 采樣后的數據電壓 Vin 被加到驅動晶體管 Md 的柵極上。因此, 柵極至源極的電壓 Vgs 變為 “Vth+Vin” 并保持在該電平。驅動晶體管 Md 根據數據電壓 Vin 的幅度導通。如果驅動晶體管 Md 因為其大閾值電壓 Vth 而不容易導通, 則 “Vth+Vin” 也 大。相比之下, 如果驅動晶體管 Md 因為其小閾值電壓 Vth 而容易導通, 則 “Vth+Vin” 也小。 這消除了閾值電壓 Vth 隨驅動電流變化的影響, 于是對于恒定的數據電壓 Vin, 使漏極電流 Ids( 驅動電流 Id) 保持恒定。
     而且, 例如, 在數據采樣之前和閾值電壓校正之后, 進行 “遷移率校正” ( 更準確地 說是驅動性能校正 )。
     在電壓 “Vth+Vin” 保持不變的情況下, 遷移率校正還根據驅動晶體管 Md 的電流驅 動性使柵極電位變化。圖 2 和圖 3 中未示出, 但在驅動晶體管 Md 的柵極和源極或柵極和漏 極之間有路徑。該路徑通過經驅動晶體管 Md 的電流溝道所供給的電流使保持電容充電或 放電。通過控制是否有電流經過該路徑來進行遷移率校正。
     之后, 有機發光二極管 OLED 被該恒定電流驅動而發光。
     像素電路 3
     圖 5 示出了在遷移率校正過程中考慮上述充放電路徑的像素電路 2 的變化例。
     在圖 5 所示的像素電路中, 保持電容 Cs 連接在驅動晶體管 Md 的柵極和源極之間, 而不是如圖 3 所示連接在驅動晶體管 Md 的柵極和漏極之間。圖 5 中像素電路的其它結構 與圖 3 中的像素電路相同。但是, 應當指出, 這里, 通過利用電源驅動脈沖 DS(i)( 圖 1 中所 示的第一掃描信號 VSCAN1(i) 作為脈沖的標記 ) 在高電平 ( 例如高電位 Vcc_H) 和低電平 ( 例如負電位等低電位 Vcc_L) 之間驅動驅動晶體管 Md 的漏極電壓, 進行電源驅動。 從水平 像素線驅動電路 41 供給該脈沖 DS(i)。而且, 利用寫驅動脈沖 WS(i)( 圖 1 和圖 3 所示的第 二掃描信號 VSCAN2(i) 作為脈沖的標記 ) 通過采樣晶體管 Ms 對視頻信號 Ssig( 數據電位Vsig) 進行采樣。從寫信號掃描電路 42 供給該脈沖 WS(i)。
     應當指出, 像素電路 3 的電源驅動不限于圖 5 所示的形式, 為了便于后文的具體說 明, 我們設定使用圖 5 所示的電源驅動方法。
     顯示控制的具體示例
     下面對在數據寫入操作以及閾值電壓和遷移率校正操作過程中圖 5 所示電路的 操作進行說明。這一系列操作稱為 “顯示控制” 。
     圖 6(A) ~圖 6(F) 是在顯示控制過程中各種信號和電壓的波形的時序圖。這里, 我們設定, 在顯示控制過程中逐行依次寫數據。因此, 具有像素電路 3(1, j) 的第一行是寫 入目標行 ( 顯示行 )。因此, 具有像素電路 3(2, j) 和 3(3, j) 的第二行和第三行在圖 6 所 示的時間點不是目標行 ( 非顯示行 )。通過下文所述的圖 6 所示的顯示控制將數據寫入顯 示行。之后, 顯示行變為第二行, 第二行經過同樣的顯示控制。對第三行、 第四行和接下來 的各行重復進行該相同的顯示控制, 于是顯示出畫面。 顯示出畫面之后, 重復需要次數的顯 示控制以按相同的方式顯示其它畫面。
     圖 6(A) 是視頻信號 Ssig 的波形圖。
     圖 6(B1) 和圖 6(B2) 是供給到數據被寫入的第一行的寫驅動脈沖 WS(1) 和電源驅 動脈沖 DS(1) 的波形圖。類似地, 圖 6(C1) 和圖 6(C2) 是供給到數據未被寫入的第二行的 寫驅動脈沖 WS(2) 和電源驅動脈沖 DS(2) 的波形圖。圖 6(D1) 和圖 6(D2) 是供給到數據未 被寫入的第三行的寫驅動脈沖 WS(3) 和電源驅動脈沖 DS(3) 的波形圖。 圖 6(E) 是數據被寫入的第一行的像素電路 3(1, j) 的驅動晶體管 Md 的柵極電位 ( 控制節點 NDc 的電位 ) 的波形圖。
     圖 6(F) 是數據被寫入的第一行的像素電路 3(1, j) 的驅動晶體管 Md 的源極電位 ( 有機發光二極管 OLED 的陽極電位 ) 的波形圖。
     周期的定義
     如圖 6(F) 的底部所示, 圖 6 示出了在略大于 NTSC 視頻信號標準的一個水平周期 (1H) 的四倍的時間間隔上的波形圖。 在最后一個水平周期 (1H) 中, 連續進行最后或第三閾 值校正 (VTC3)、 遷移率校正和實際數據寫入 (W&μ)( 主操作 )。利用在最后一個水平周期 (1H) 中進行的主操作之前的三個水平周期 ((1H)×3) 事先進行兩次閾值校正, 使得校正達 到一定程度。這是考慮到初始化以及最后的閾值校正太短而不能適當地校正閾值 ( 預備操 作 )。
     在現今顯示圖像處理的高分辨率以及顯示面板驅動頻率極高的情況下, 圖 6 所示 的顯示控制不能在短的一個水平周期 (1H) 內完成從閾值電壓校正到數據寫入的所有操 作。因此, 因為缺少可以用來閾值校正的時間, 所以在幾個步驟中進行閾值校正。但是, 應 當指出, 如果在中小尺寸顯示面板中一個水平周期 (1H) 足夠用于主操作, 則一個水平周期 (1H) 足夠實現用于預備操作的初始化。 當然, 預備操作也可持續兩個水平周期 (2H) 或者多 于四個水平周期 (4H)。
     在對某一行進行主操作時, 可并行地對下一行 ( 和接下來的行 ) 進行預備操作。 因 此, 預備操作時間的長度總體上幾乎不影響顯示周期。 然而, 優選應該充分進行預備操作以 確保閾值電壓校正的實際完成。
     以上劃分是基于固定尺度, 即一個水平周期 (1H)。然而, 也可以按功能理解成圖
     6(F) 所示的大體四個水平周期。
     具體地, 如圖 6(A) 的上方所示, 前一個場 ( 或幀 ) 的畫面的發光周期 (LM0) 之后 是 “預備操作” 。預備操作包括放電周期 (D-CHG)、 初始化周期 (INT)、 第一閾值校正周期 (VTC1)、 第一待機周期 (WAT1)、 第二閾值校正周期 (VTC2) 和第二待機周期 (WAT2)。預備 操作之后是 “主操作” 。主操作按時間順序包括第三閾值校正周期 (VTC3)、 第三待機周期 (WAT3) 以及寫入和遷移率校正周期 (W&μ)。主操作之后是第一行的像素電路 3(1, j) 的發 光周期 (LM1)。
     驅動脈沖概述
     而且, 圖 6 的波形圖中適當地用附圖標記 T0 ~ T21 表示不同的時間點。下面, 參 照這些時間點概述視頻信號和驅動脈沖。
     在供給到第一行的寫驅動脈沖 WS(1) 的情況下, 周期性出現低電平為非激活、 高 電平為激活的四個采樣脈沖 (SP0 ~ SP3)。這時, 這些脈沖 (SP0 ~ SP3) 在預備操作 ( 時間 T0 ~時間 T15) 和主操作 ( 時間 T15 之后 ) 期間以固定間隔出現。但是, 應當指出, 寫驅動 脈沖 WS(1) 在主操作中的波形為, 在第四采樣脈沖 (SP3) 之后加入寫脈沖 (WP)。
     另外, 視頻信號 Ssig 被供給到 m( 幾百~一千幾百 ) 個視頻信號線 SIG(j)( 參見 圖 1 和圖 5)。該信號 Ssig 在線序顯示中被同時供給到 m 個視頻信號線 SIG(j)。如圖 6(A) 所示, 反映視頻信號 Ssig 采樣之后所得數據電壓的信號幅度 Vin 對應于視頻信號脈沖 (PP) 的峰值, 該信號幅度 Vin 在一個水平周期 (1H) 的后半段中重復出現。該信號幅度 Vin 是相 對于出現在一個水平周期 (1H) 的前半段的偏移電位 (Vo) 而言。下面信號幅度 Vin 稱為數 據電壓 Vin。 在圖 6(A) 所示的幾個視頻信號脈沖 (PP) 中, 出現在主操作期間的寫脈沖 WP 和視 頻信號脈沖 (PPx) 對第一行是重要的。該脈沖在時間上與寫脈沖 (WP) 重疊。主操作中相 對于偏移電位 (Vo) 的視頻信號脈沖 (PPx) 的峰值對應于圖 6 所示的將要顯示 ( 寫入 ) 的 灰度級, 即數據電壓 Vin。該灰度級 ( = Vin) 可以是對第一行中的所有像素相同 ( 對于單 色顯示 )。但是, 通常, 該電平根據顯示像素行的灰度級變化。圖 6 旨在主要說明第一行中 一個像素的操作。 但是, 同一行的各像素之間除了顯示灰度級不同之外, 其它像素的驅動本 身與圖 6 所示的單個像素的驅動并行地被控制。
     如圖 6(B2) 所示, 從時間 T0 到第一閾值校正周期 (VTC1) 開始 ( 時間 T6) 之前, 施 加到驅動晶體管 Md 的漏極的電源驅動脈沖 DS(1)( 參見圖 5) 保持在非激活的低電平。非 激活的低電平例如是基準電壓 Vcc_L( 例如負電壓 )。之后, 電源驅動脈沖 DS(1) 幾乎與第 一閾值校正周期 (VTC1) 的開始 ( 時間 T6) 同步地變為激活的高電平 ( 例如高電位 Vcc_H)。 該脈沖 DS(1) 直到發光周期 (LM1) 結束都保持在高電位 Vcc_H。
     如圖 6(C1)、 圖 6(C2)、 圖 6(D1) 和圖 6(D2) 所示, 脈沖在延遲一個水平周期 (1H) 的情況下分別被施加到第二行和第三行的像素電路 3(2, j) 和 3(3, j)。具體地, 用于初始 化周期 (INT) 的第一采樣脈沖 (SP0) 從時間 T5 ~ T7 被施加到第二行, 在時間 T5 ~ T7 期 間用于第一閾值校正周期 (VTC1) 的第二采樣脈沖 (SP1) 被施加到第一行。
     當施加該脈沖時, 即在時間 T6, 用于第一行的電源驅動脈沖 DS(1) 變為激活脈沖 的高電平 ( 高電位 Vcc_H)。
     之后, 第二采樣脈沖 (SP1) 從施加到第一行起延遲一個水平周期 (1H)( 從時間
     T10 ~ T12) 被施加到第二行, 在時間 T10 ~ T12 期間用于第二閾值校正周期 (VTC2) 的第三 采樣脈沖 (SP2) 被施加到第一行。在該時間段內, 第一采樣脈沖 (SP0) 從施加到第一行起 延遲兩個水平周期 ((1H)×2) 被施加到第三行。
     當施加該脈沖時, 即在時間 T11, 用于第二行的電源驅動脈沖 DS(2) 變為激活脈沖 的高電平 ( 高電位 Vcc_H)。
     之后, 第三采樣脈沖 (SP2) 從施加到第一行起延遲一個水平周期 (1H)( 從時間 T15 ~ T17) 被施加到第二行, 在時間 T15 ~ T17 期間用于第三閾值校正周期 (VTC3) 的第四 采樣脈沖 (SP3) 被施加到第一行。在該時間段內, 第二采樣脈沖 (SP1) 從施加到第一行起 延遲兩個水平周期 ((1H)×2) 被施加到第三行。
     當施加該脈沖時, 即在時間 T16, 用于第三行的電源驅動脈沖 DS(3) 變為激活脈沖 的高電平 ( 高電位 Vcc_H)。
     按如上所述方式設定脈沖施加時序能夠與給定行的主操作并行地實施其它行的 預備操作, 該其它行的主操作將在一個或多個水平周期后實施。 就主操作來說, 以無縫方式 逐行進行。因此, 除了開始的幾個水平周期之外, 不會浪費時間。
     因為顯示畫面通常包括幾百行至一千幾百行, 在一個畫面顯示期間的一個至幾個 水平周期小到可以忽略不計。 因此, 即便在幾個步驟中進行閾值校正, 也基本不會有時間損 耗。 下面說明當按上述方式控制脈沖時圖 6(E) 和圖 6(F) 所示的驅動晶體管 Md 的源 極和柵極的電位變化以及與這些變化相關的操作。該說明針對圖 6(A) 所示的各時段。
     應當指出, 這里, 將適當參照以下附圖 : 圖 7(A) ~圖 9(B) 所示的第一行的像素電 路 3(1, j) 的預備操作的說明圖、 圖 10 所示的源極電位 Vs 隨時間變化的曲線圖、 圖 11(A) ~ 圖 11(C) 所示的第一行的像素電路 3(1, j) 的主操作的說明圖以及圖 5 等其它附圖。
     前一畫面的發光周期 (LM0)
     對應第一行的像素電路 3(1, j), 在早于時間 T0 一個場或一幀的畫面 ( 以下稱為前 一畫面 ) 的發光周期 (LM0) 期間, 寫驅動脈沖 WS(1) 如圖 6(B1) 所示處于低電平。因此, 采 樣晶體管 Ms 截止。另外, 這時, 電源驅動脈沖 DS(1) 如圖 6(B2) 所示處于高電位 Vcc_H 電 平。
     這時, 如圖 7(A) 所示, 有機發光二極管 OLED 根據數據電壓 Vin0 發光。 在通過前一 畫面的數據寫入操作被供給到驅動晶體管 Md 的柵極之后, 該電壓 Vin0 被保持。驅動晶體 管 Md 被設計為工作在飽和區域。因此, 流過有機發光二極管 OLED 的驅動電流 Id( = Ids) 呈按圖 4 的等式根據保持電容 Cs 所保持的驅動晶體管 Md 的柵極至源極的電壓 Vgs 所算出 的值。
     放電周期 (D-CHG)
     通過線序掃描用于顯示新畫面的處理從圖 6 的時間 T0 開始。
     在時間 T0, 水平像素線驅動電路 41( 參照圖 5) 使電源驅動脈沖 DS(1) 如圖 6(B2) 所示從高電位 Vcc_H 變為基準電位 Vcc_L。在驅動晶體管 Md 中, 用作漏極的節點的電位直 到這時突然下拉到基準電位 Vcc_L。因此, 源極和漏極之間的電位關系反轉。因此, 用作漏 極的節點作為源極, 用作源極的節點作為漏極從漏極放電 ( 但是, 附圖標記 Vs 作為源極電 位保持不變 )。
     因此, 如圖 7(B) 所示, 漏極電流 Ids 到現在為止反向流過驅動晶體管 Md。
     電流反向流過該晶體管 Md 的時段被記為圖 6 中的放電周期 (D-CHG)。
     當放電周期 (D-CHG) 開始時, 如圖 6(F) 所示, 驅動晶體管 Md 的源極電位 Vs( 實際 操作中為漏極電位 ) 從時間 T0 起迅速放電, 使該電位 Vs 降為接近于低電位 Vcc_L。
     這時, 如果低電位 Vcc_L 小于有機發光二極管 OLED 的閾值電壓 Vth_oled. 和陰極 電位 Vcath 的和, 即, Vcc_L < Vth_oled.+Vcath, 則該二極管 OLED 將停止發光。
     應當指出, 如圖 6(A) 所示, 視頻信號 Ssig 的電位在放電周期 (D-CHG) 結束 ( 時間 T1) 之前從數據電位 Vsig 下拉到數據基準電位 Vo。
     如圖 7(B) 所示, 在時間 T0, 采樣晶體管 Ms 截止, 使控制節點 NDc 浮空。因此, 如圖 6(E) 所示, 驅動晶體管 Md 的柵極電壓 Vg 從時間 T0 起下降。
     初始化周期 (INT)
     然后, 如圖 6(B1) 所示, 寫信號掃描電路 42( 參照圖 5) 在時間 T1 使寫驅動脈沖 WS(1) 從低電平變為高電平, 于是將第一采樣脈沖 (SP0) 供給到采樣晶體管 Ms 的柵極。
     在時間 T1, 放電周期 (D-CHG) 結束, 開始初始化周期 (INT)。
     如圖 7(C) 所示, 在時間 T1, 響應于采樣脈沖 (SP0) 的施加, 采樣晶體管 Ms 導通。 如前文所述, 視頻信號 Ssig 的電位在 T1 前變為數據基準電位 Vo。因此, 采樣晶體管 Ms 對 視頻信號 Ssig 的數據基準電位 Vo 進行采樣, 將數據基準電位 Vo 傳輸到驅動晶體管 Md 的 柵極。
     如圖 6(E) 所示, 該采樣操作使從時間 T0 起下降的驅動晶體管 Md 的柵極電壓 Vg 收斂于數據基準電位 Vo。
     圖 6(B1) 所示的采樣脈沖 (SP0) 開始于時間 T1、 結束于時間 T2, 此時對于電位收 斂已經過去了足夠的時間, 于是采樣晶體管 Ms 截止。因此, 驅動晶體管 Md 的柵極直到采樣 晶體管 Ms 下一次導通的時間 T5 為止一直浮空。
     采樣晶體管 Ms 被控制為在幾乎與第一水平周期 (1H) 結束同時的時間 T5 再次導 通。而且, 該晶體管 Ms 再次導通, 使得第一水平周期 (1H) 中的視頻信號脈沖 (PP) 適合于 T2 ~ T5 的時間段 ( 參照圖 6(A) 和圖 6(B1))。
     如果從采樣脈沖 (SP0) 的角度看, 能使寫驅動脈沖 WS(1) 升至高電平的脈沖 (SP0) 的持續時間 ( 時間 T1 ~ T2) 為水平周期 (1H) 的前半段并且落在視頻信號 Ssig 處于數據 基準電位 Vo 的時間段 ( 時間 T0 ~ T3) 內。
     之后, 在時間 T2, 采樣晶體管 Ms 截止。在采樣晶體管 Ms 截止的情況下, 直到時間 T4 為等待, 在 T4, 通過視頻信號脈沖 (PP) 的視頻信號線 SIG(j) 的電位變化結束。然后, 在 時間 T5, 第二采樣脈沖 (SP1) 被激活以再次對數據基準電位 Vo 進行采樣。
     該控制防止視頻信號 Ssig 的數據電位 Vsig 在第二采樣脈沖 (SP1) 被激活的時間 T5 被錯誤采樣。
     應當指出, 如圖 6(E) 所示, 當第二次采樣在時間 T5 開始時, 柵極電壓 Vg 已經處于 數據基準電位 Vo。因此, 通常, 盡管第二次采樣補償例如漏電流等所致的極小的損耗, 但柵 極電壓 Vg 幾乎不變化。
     回到對時間軸的說明, 由于第一采樣脈沖 (SP0) 的施加, 采樣晶體管 Ms 在時間 T1 導通。如圖 6(E) 所示, 當驅動晶體管 Md 的柵極電壓 Vg 收斂于數據基準電位 Vo 時, 保持電容 Cs 所保持的電壓下降至 “Vo-Vcc_L” ( 圖 6(F))。 該下降是以下原因所致 : 圖 7(B) 所示的 放電已使源極電位 Vs 下拉到低電位 Vcc_L, 保持電容 Cs 所保持的電壓相對于低電位 Vcc_ L 被柵極電壓 Vg 限制。即, 如圖 7(C) 所示, 隨著柵極電壓 Vg 降至數據基準電位 Vo, 保持電 容 Cs 所保持的電壓也下降并收斂于 “Vo-Vcc_L” 。應當指出, 該保持電壓 “Vo-Vcc_L” 正是 柵極至源極的電壓 Vgs。如果該電壓 Vgs 不大于驅動晶體管 Md 的閾值電壓 Vth, 則后面不 能進行閾值電壓校正操作。因此, 建立電位關系, 使得 “Vo-Vcc_L > Vth” 。
     如上所述, 通過初始化驅動晶體管 Md 的柵極電壓 Vg 和源極電位 Vs, 完成了閾值校 正操作的準備。
     第一閾值校正周期 (VTC1)
     采樣晶體管 Ms 在時間 T5 開始對 Vo 進行第二次采樣。之后, 如圖 6(B2) 所示, 當 電源驅動脈沖 DS(1) 在時間 T6 從 VSS 電平升至 VDD 電平時, 初始化周期 (INT) 結束, 開始 第一閾值校正周期 (VTC1)。
     導通的采樣晶體管 Ms 在時間 T6( 第一閾值校正周期 (VTC1) 開始 ) 之前對數據基 準電位 Vo 進行采樣。因此, 驅動晶體管 Md 的柵極電壓 Vg 電固定在恒定的數據基準電位 Vo。
     在此條件下, 如圖 6(B2) 所示, 水平像素線驅動電路 41( 參照圖 5) 在時間 T6 使電 源驅動脈沖 DS(1) 從低電平 ( = VSS) 升至高電平 ( = VDD)。從時間 T6 起之后, 水平像素 線驅動電路 41 使供給到驅動晶體管 Md 的電源線的電位保持在高電位 Vcc_H, 直到下一幀 ( 或場 ) 的處理開始為止。
     隨著電源驅動脈沖 DS(1) 升高, “VDD-VSS” 電壓施加在驅動晶體管 Md 的源極和漏 極之間。這使得漏極電流 Ids 從電源流過驅動晶體管 Md。
     漏極電流 Ids 使驅動晶體管 Md 的源極充電, 于是如圖 6(F) 所示, 上拉源極電位 Vs。因此, 呈值 “Vo-Vcc_L” 的驅動晶體管 Md 的柵極至源極的電壓 Vgs( 保持電容 Cs 所保 持的電壓 ) 直到這時才逐漸降低 ( 圖 6(E) 和圖 6(F))。
     這時, 驅動晶體管 Md 的源極不會被漏極電流 Ids 迅速充電。下面參照圖 8(A) 說 明該原因。
     如圖 8(A) 所示, 因為施加在驅動晶體管 Md 的柵極電壓 Vg 的柵極偏壓被數據基準 電位 Vo 限制, 所以該電壓不是很大。因此, 驅動晶體管 Md 只是剛剛導通, 即, 僅具有有限的 驅動能力 ( 第一原因 )。
     而且, 盡管漏極電流 Ids 流入保持電容 Cs, 但該漏極電流 Ids 也被消耗以使有機發 光二極管 OLED 的電容 Coled. 充電。因此, 源極電位 Vs 不容易增大 ( 第二原因 )。
     而且, 采樣脈沖 (SP1) 必須在時間 T8 之前的時間 T7 結束, 在時間 T8 視頻信號 Ssig 再次變為數據電位 Vsig( 參照圖 6(B1))。因此, 源極電位 Vs 的充電時間不充分 ( 第三原 因 )。
     設定圖 6(B1) 所示的第二采樣脈沖 (SP1) 到時間 T7 以后能夠持續足夠長的時間, 則驅動晶體管 Md 的源極電位 Vs( 有機發光二極管 OLED 的陽極電位 ) 從時間 T6 起開始增 大, 一直增大, 最后收斂于 “Vo-Vth” ( 圖 10 中虛線所示的曲線 CV)。即, 在柵極至源極的電 壓 Vgs( 保持電容 Cs 所保持的電壓 ) 恰好與驅動晶體管 Md 的閾值電壓 Vth 匹配時, 源極電 位 Vs 應該停止增大。第一待機周期 (WAT1)
     但是, 實際上, 時間 T7 在達到收斂點之前到來。這使采樣脈沖 (SP1) 的持續時間 結束, 于是結束第一閾值校正周期 (VTC1) 并開始第一待機周期 (WAT1)。
     具體地, 如圖 10 所示, 當驅動晶體管 Md 的柵極至源極的電壓 Vgs 變為等于 Vx1( > Vth) 時, 即, 當該晶體管 Md 的源極電位 Vs 從低電位 Vcc_L 升至 “Vo-Vx1” 時 ( 在時間 T7), 第一閾值校正周期 (VTC1) 結束。這時 ( 時間 T7), 電壓 Vx1 被保持電容 Cs 保持。
     當第一閾值校正周期 (VTC1) 結束時, 采樣晶體管 Ms 截止。這使電固定在數據基 準電位 Vo 的驅動晶體管 Md 的柵極處于電浮空狀態。
     因此, 從時間 T7 起之后, 隨著源極電位 Vs 升高, 電容性耦合到源極的處于浮空狀 態的柵極的電位 (Vg) 也將升高 ( 圖 6(E) 和圖 6(F))。因此, 在本示例中, 源極電位 Vs 在 第一待機周期 (WAT1) 結束 ( 時間 T10) 時變為大于目標收斂點 “Vo-Vth” ( 參照圖 10)。另 外, 如圖 6(E) 和圖 6(F) 所示, 柵極至源極的電壓 Vgs 保持不變。
     如前文初始化周期 (INT) 中所述, 在第一待機周期 (WAT1) 中需要等待視頻信號脈 沖 (PP) 過去。因此, 在這方面, 該周期稱為 “待機周期” 。但是, 從時間 T7 持續到 T10 的相 對長的待機周期使柵極電壓 Vg 增大。而且, 如上所述, 柵極至源極的電壓 Vgs 不收斂于閾 值電壓 Vth。 在圖 6(E) 中, 在第一待機周期 (WAT1) 期間的柵極電壓 Vg 的增量由附圖標記 Va1 表示。令源極電位 Vs 的增量也由附圖標記 Va1 表示, 該增量經耦合電容 ( 保持電容 Cs) 通 過自舉作用有助于柵極電壓 Vg 增大, 源極電位 Vs 在第一待機周期 (WAT1) 結束 ( 時間 T10) 時變為等于 “Vo-Vx1+Va1” ( 參照圖 8(B))。
     因此, 需要使柵極電位回到數據基準電位 Vo, 即, 初始化電平, 然后再次進行閾值 電壓校正。
     第二閾值校正周期 (VTC2)
     因此, 在本實施例的操作示例中, 在下一水平周期 (1H)( 時間 T10 ~ T15) 期間, 進 行與在前一水平周期 (1H) 的第一閾值校正周期 (VTC1) 和第一待機周期 (WAT1)( 時間 T5 ~ T10) 期間相同的處理。即, 在下一水平周期 (1H) 進行第二閾值校正周期 (VTC2) 和第二待 機周期 (WAT2)。
     但是, 柵極至源極的電壓 Vgs( 保持電容 Cs 所保持的保持電壓 ) 在第二閾值校正 周期 (VTC2) 開始的時間 T10 降到 “Vx1” 。該 “Vx1” 小于 “Vo-Vcc_L” , “Vo-Vcc_L” 是在第一 閾值校正周期 (VTC1) 開始的時間 T5 柵極至源極的電壓 Vgs( 保持電容 Cs 所保持的電壓 ) 所呈現的相對大的值。
     如圖 6(B1) 所示, 隨著采樣脈沖 (SP2) 上升, 當采樣晶體管 Ms 在時間 T10 導通時, 驅動晶體管 Md 的柵極電壓 Vg( = Vo+Va1) 以較低電位 (Vo) 連接到視頻信號線 SIG(j)。如 圖 8(C) 所示, 這使得對應于該差值 (Va1) 的電流從驅動晶體管 Md 的柵極流到視頻信號線 SIG(j), 使柵極電壓 Vg 下降到數據基準電位 Vo。
     驅動晶體管 Md 的柵極的電位變化 (Va1) 經保持電容 Cs 和該晶體管 Md 的柵極至 源極的寄生電容 Cgs 反饋到該晶體管 Md 的源極, 于是下拉源極電位 Vs。
     這 時 源 極 電 位 Vs 的 減 量 由 “g*Va1”表 示。 這 里, 電容耦合率 g 表示為 g = (Cgs+Cs)/(Cgs+Cs+Coled.), 其中 Cgs 表示柵極至源極的寄生電容值, 與保持電容 Cs 相同
     的標記 (Cs) 表示其電容值, Coled. 表示有機發光二極管 OLED 的電容值。因此, 源極電位 Vs 降低 “g*Va1” , 從之前的 “Vo-Vx1+Va1” 變為 “Vo-Vx1+(1-g)Va1” 。
     從定義等式可看出, 電容耦合率 g 取小于 1 的值。因此, 源極電位 Vs 的變化 “g*Va1” 小于柵極電壓 Vg 的變化 (Va1)。
     這里, 如果驅動晶體管 Md 的柵極至源極的電壓 Vgs( = “Vx1-(1-g)Va1” ) 大于該 晶體管 Md 的閾值電壓 Vth, 則漏極電流 Ids 如圖 8(C) 所示流動。漏極電流 Ids 流動, 直到 由于驅動晶體管 Md 的源極電位 Vs 變為等于 “Vo-Vth” 而驅動晶體管 Md 進入截止狀態為止。 但是, 在本實施例的操作示例中, 如圖 6(E) 和圖 6(F) 所示, 采樣脈沖 (SP2) 在時間 T12 結 束, 在時間 T12 柵極至源極的電壓 Vgs 變為等于 “Vx2” ( 其中 Vx2 足夠大以滿足條件 Vx1 > Vx2 > Vth)。因此, 采樣晶體管 Ms 截止。保持電容 Cs 所保持的電壓在時間 T12 為 “Vx2” 。
     第二待機周期 (WAT2)
     第二待機周期 (WAT2) 從時間 T12 開始。
     如同在前一第一待機周期 (WAT1) 期間, 在第二待機周期 (WAT2) 期間, 采樣晶體管 Ms 截止, 使得柵極電壓 Vg 電浮空。因此, 隨著源極電位 Vs 上升, 柵極電壓 Vg 也上升 ( 參照 圖 9(A))。 但是, 因為柵極至源極的電壓 Vgs 在待機周期開始時接近于控制目標 “Vth” , 所 以柵極電壓 Vg 的電位增大的作用 ( 自舉效應 ) 不是很大。從圖 6(E) 和圖 6(F) 中的時間 T12 ~ T15 可以看出, 源極電位 Vs 和柵極電壓 Vg 都只是略微增大。
     具體地, 在圖 9(A) 中, 令在第二待機周期 (WAT2) 期間漏極電流 Ids 流動所致的 源極電位 Vs 的增量由附圖標記 Va2 表示, 源極電位 Vs 在待機周期結束時 ( 圖 6 中的時間 T15) 變為等于 “Vo-Vx2+Va2” 。該源極電位的增量 “Va2” 經柵極至源極寄生電容 Cgs 和保 持電容 Cs 被傳輸到處于浮空狀態的柵極。因此, 柵極電壓 Vg 也會增大相同的增量或電位 Va2。但是, 應當指出, 如圖 6(E) 所示, 柵極電壓 Vg 的電位的增量 “Va2” 遠遠小于其在第一 待機周期 (WAT1) 期間的電位的增量 “Va1” 。
     第三閾值校正周期 (VTC3)
     “主操作” 從時間 T15 開始, 開始第三閾值校正周期 (VTC3)。
     在第三閾值校正周期 (VTC3) 的時間 T15 至 T17 期間進行與第二閾值校正周期 (VTC2) 期間相同的處理。
     但是, 柵極至源極的電壓 Vgs( 保持電容 Cs 所保持的電壓 ) 在第三閾值校正周期 (VTC3) 開始的時間 T15 降至 “Vx2” 。該 “Vx2” 甚至小于 “Vx1” , “Vx1” 是在第二閾值校正周 期 (VTC2) 開始的 T10 時柵極至源極的電壓 Vgs( 保持電容 Cs 所保持的電壓 ) 所呈現的相 對較大的值。
     省略了基本操作的說明, 以免贅述。 通過用 “Va2” 代替 “Va1” 、 用 “Vx2” 代替 “Vx1” , 第二閾值校正周期 (VTC2) 的說明適用于第三閾值校正周期 (VTC3)。 這也可以從圖 8(C) 和 圖 9(B) 之間的比較中看出。
     應當指出, 如圖 6(E) 和圖 6(F) 所示, 第三閾值校正周期 (VTC3) 與第二閾值校正 周期 (VTC2) 的不同之處在于, 柵極至源極的電壓 Vgs( 保持電容 Cs 所保持的電壓 ) 到第三 閾值校正周期 (VTC3) 結束的時間 T17 變為等于閾值電壓 Vth。因此, 驅動晶體管 Md 在柵 極至源極的電壓 Vgs 變為等于閾值電壓 Vth 時進入截止狀態。從該時刻起之后, 漏極電流
     Ids 不會流動。這時, 驅動晶體管 Md 的源極電位 Vs 為 “Vo-Vth” 。
     如上所述, 多次 ( 在本實施例中為三次 ) 進行的之間設有待機周期的閾值電壓校 正使保持電容 Cs 所保持的電壓階梯式收斂。在收斂的過程中, 所保持的電壓在待機周期期 間保持不變, 最終收斂于閾值電壓 Vth。
     這 里, 設定驅動晶體管的柵極至源極的電壓增大 “Vin” , 則該電壓等于 “Vin+Vth” 。我們認為, 兩個驅動晶體管, 一個閾值電壓 Vth 大, 另一個閾值電壓 Vth 小。
     閾值電壓 Vth 大的前一晶體管具有與大閾值電壓 Vth 相匹配的大柵極至源極的電 壓。相比之下, 閾值電壓 Vth 小的后一晶體管具有與小閾值電壓 Vth 相匹配的小柵極至源 極的電壓。因此, 就閾值電壓 Vth 而言, 通過利用閾值電壓校正操作抵消閾值電壓 Vth 的變 化, 對于相同的數據電位 Vin, 能夠使相同量的漏極電流 Ids 經過驅動晶體管。
     在三個閾值校正周期期間, 即在第一閾值校正周期 (VTC1)、 第二閾值校正周期 (VTC2) 和第三閾值校正周期 (VTC3) 期間, 需要確保流入保持電容 Cs 的一個電極 ( 即有機 發光二極管 OLED 的電容 Coled. 的一個電極 ) 的漏極電流 Ids 被完全耗盡, 于是該二極管 OLED 不導通。如果該二極管 OLED 的陽極電壓由附圖標記 Voled. 表示, 其閾值電壓由附圖 標記 Vth_oled. 表示, 其陰極電壓由附圖標記 Vcath 表示, 則為了該二極管 OLED 保持截止, 必須保持表達式 “Voled. ≤ Vcath+Vth_oled.” 。
     這里設定有機發光二極管 OLED 的陰極電位 Vcath 處于低電位 Vcc_L( 例如接地電 壓 GND) 不變, 則如果閾值電壓 Vth_oled. 極大就可以一直保持上述表達式。但是, 閾值電 壓 Vth_oled. 由有機發光二極管 OLED 的制造條件確定。 而且, 為了以低電壓實現有效發光, 該電壓 Vth_oled. 不能過度增加。因此, 優選通過設置陰極電位 Vcath 大于低電位 Vcc_L, 而使有機發光二極管 OLED 被反向偏置, 直到三個閾值校正周期和后文所述的遷移率校正 周期結束為止。
     第三待機周期 (WAT3)
     上文已對閾值電壓校正進行說明。在本操作示例中, 緊隨閾值電壓校正之后的是 用于寫入和遷移率校正的待機周期 ( 第三待機周期 (WAT3))。 與第一待機周期 (WAT1) 和第 二待機周期 (WAT2) 不同, 第三待機周期 (WAT3) 是短時間的待機, 該時間只是設計用于防止 在其后進行的寫入和遷移率校正期間在不穩定的電位處對視頻信號 Ssig 的錯誤采樣。
     如圖 6(B1) 所示, 第三待機周期 (WAT3) 在采樣脈沖 (SP3) 從高電平變為低電平的 時間 T17 開始。
     在第三待機周期 (WAT3) 中, 如圖 6(A) 所示, 具有將被像素電路 3(1, j) 顯示的數 據電位 Vsig 的視頻信號脈沖 (PPx) 在該周期期間的時間 T18 被供給到視頻信號線 SIG(j) 作為視頻信號 Ssig( 參照圖 11(A))。在視頻信號 Ssig 中, 數據電位 Vsig 和數據基準電 位 Vo 之間的差值對應于用于將通過像素電路顯示的灰度級的數據電壓 Vin。即, 數據電位 Vsig 等于 “Vo+Vin” 。
     第三待機周期 (WAT3) 在時間 T19 結束, 在時間 T18 電位變化之后, 在時間 T19 視 頻信號 Ssig 處于數據電位 Vsig 不變。
     寫入和遷移率校正周期 (W&μ)
     寫入和遷移率校正周期 (W&μ) 從時間 T19 開始。
     如圖 6(B1) 所示, 在施加用于主操作的視頻信號脈沖 (PPx) 期間, 寫脈沖 (WP) 在時間 T19 被供給到采樣晶體管 Ms 的柵極。如圖 11(B) 所示, 這使采樣晶體管 Ms 導通, 使得 視頻信號線 SIG(j) 的數據電位 Vsig( = Vo+Vin) 和柵極電壓 Vg( = Vo) 之間的差值, 即數 據電壓 Vin, 被供給到驅動晶體管 Md 的柵極。因此, 柵極電壓 Vg 等于 “Vo+Vin” 。
     隨著柵極電壓 Vg 升高了數據電壓 Vin, 源極電壓 Vs 也升高。這時, 數據電壓 Vin 并不是以其本身的大小被傳輸到源極電位 Vs, 而是源極電位 Vs 僅升高與電容耦合率 g 成比例的數據電壓 Vin 的變化值 ( 即 “g*Vin” )。因此, 變化之后的源極電位 Vs 等于 “Vo-Vth+g*Vin” 。因此, 驅動晶體管 Md 的柵極至源極的電壓 Vgs 等于 “(1-g)Vin+Vth” 。這 里, 對由于遷移率 μ 所致的變化進行說明。
     在直到這時所進行的三次閾值電壓校正中, 漏極電流 Ids 實際上含有由每次漏極 電流 Ids 流動的遷移率 μ 所引起的誤差。但是, 因為閾值電壓 Vth 變化大, 所以不嚴格意 義地作為問題 ( 確切地 ) 討論遷移率 μ 所致的誤差。這時, 通過簡記為 “Va1” 和 “Va2” 的 寫入電壓以表示結果, 而不是利用電容耦合率 g 進行說明。這樣是為了避免與遷移率變化 相關的復雜說明。
     另外, 如上所述, 在嚴格意義上所進行閾值電壓校正之后, 閾值電壓 Vth 被保持電 容 Cs 保持。如果驅動晶體管 Md 之后導通, 則不管閾值電壓 Vth 的大小如何, 漏極電流 Ids 將保持不變。因此, 設定在閾值電壓校正之后由于驅動晶體管 Md 傳導時的驅動電流 Id, 保 持電容 Cs( 柵極至源極的電壓 Vgs) 所保持的電壓變化, 該變化量 ΔV( 正或負 ) 不但反映 驅動晶體管 Md 的遷移率 μ 的變化, 更準確地說, 在嚴格意義上遷移率是半導體材料的物理 參數, 而且反映了在晶體管結構或制造工藝方面影響電流驅動能力因素的綜合變化。
     考慮到上述內容, 回到對操作的說明, 在圖 11(B) 中, 在采樣晶體管 Ms 導通之后, 當數據電壓 Vin 疊加到柵極電位 Vg 時, 驅動晶體管 Md 使大小與數據電壓 Vin( 灰度級 ) 匹 配的漏極電流 Ids 在漏極和源極之間流過。 這時, 漏極電流 Ids 根據遷移率 μ 變化。 因此, 源極電位 Vs 由 “Vo-Vth+g*Vin+ΔV” 給出, 這是 “Vo-Vth+g*Vin” 與遷移率 μ 所引起的變 化量 ΔV 的和。
     這時, 為了使有機發光二極管 OLED 不發光, 只需要事先例如根據數據電壓 Vin 和 電容耦合率 g 設置陰極電位 Vcath, 使得滿足表達式 Vs( = Vo-Vth+g*Vin+ΔV) < Vth_ oled.+Vcath。
     如上所述事先設置陰極電位 Vcath 使有機發光二極管 OLED 反向偏置, 該二極管 OLED 進入高阻抗狀態。因此, 有機發光二極管 OLED 不發光, 呈普通電容特性而不是二極管 特性。
     這時, 只要滿足上述表達式, 源極電位 Vs 就不會超過有機發光二極管 OLED 的閾值 電壓 Vth_oled. 和陰極電位 Vcath 的和。因此, 漏極電流 Ids( 驅動電流 Id) 用于對組合電 容 C = Cs+Coled.+Cgs( 為三個電容值的和 ) 充電。這些電容值是保持電容 Cs 的電容值 ( 由相同的附圖標記 Cs 表示 )、 有機發光二極管 OLED 反向偏置時的等效電容的電容值 ( 作 為寄生電容值由相同的附圖標記 Coled. 表示 ) 以及驅動晶體管 Md 的柵極和源極之間存在 的寄生電容的電容值 ( 由 Cgs 表示 )。這導致驅動晶體管 Md 的源極電位 Vs 升高。此時, 驅 動晶體管 Md 的閾值電壓校正操作已經完成。因此, 流過該晶體管 Md 的漏極電流 Ids 反映 遷移率 μ。
     在圖 6(E) 和圖 6(F) 中, 如等式 (1-g)Vin+Vth-ΔV 所示, 就保持電容 Cs 所保持的柵極至源極的電壓 Vgs 而言, 在閾值電壓校正之后, 從柵極至源極的電壓 Vgs( = (1-g) Vin+Vth) 中減去疊加到源極電位 Vs 的變化量 ΔV。因此, 變化量 ΔV 被保持電容 Cs 保持, 從而施加負反饋。因此, 下面變化量 ΔV 也稱為 “負反饋量” 。
     當有機發光二極管 OLED 反向偏置時, 負反饋量 ΔV 可以由等式 ΔV = t*Ids/ (Coled.+Cs+Cgs) 表示。 從該等式可以看出, 變化量 ΔV 是與漏極電流 Ids 的變化成比例變 化的參數。
     根據反饋量 ΔV 的等式, 疊加到源極電位 Vs 的量 ΔV 取決于漏極電流 Ids 的幅度 ( 該幅度與數據電壓 Vin 的幅度、 即灰度級正相關 ) 和漏極電流 Ids 流過的時間段 ( 即圖 6(B1) 所示的遷移率校正所需的從時間 T19 至時間 T20 的時間段 (t))。即, 灰度級越大、 時 間 (t) 越長, 負反饋量 ΔV 越大。
     因此, 遷移率校正時間 (t) 不必總是恒定的。而更適合的是根據漏極電流 Ids( 灰 度級 ) 調整遷移率校正時間 (t)。例如, 當漏極電流 Ids 大的情況下灰度級幾乎為白色時, 遷移率校正時間 (t) 應當短。相反, 當漏極電流 Ids 小的情況下灰度級幾乎為黑色時, 遷移 率校正時間 (t) 應當長。例如通過在寫信號掃描電路 42 中事先設置上述調節功能, 實現該 基于灰度級的遷移率校正時間的自動調節。
     發光周期 (LM1)
     寫入和遷移率校正周期 (W&μ) 在時間 T20 結束, 開始發光周期 (LM1)。
     寫脈沖 (WP) 在時間 T20 結束, 采樣晶體管 Ms 截止, 使驅動晶體管 Md 的柵極電浮 空。
     另外, 在發光周期 (LM1) 之前的寫入和遷移率校正周期 (W&μ) 中, 盡管驅動晶體 管 Md 試圖使與數據電壓 Vin 匹配的漏極電流 Ids 能夠通過, 但并不總是如此。原因如下, 即, 因為采樣晶體管 Ms 導通, 所以如果流過有機發光二極管 OLED 的電流水平 (Id) 比流過 驅動晶體管 Md 的電流水平 (Ids) 小很多, 則驅動晶體管 Md 的柵極電壓 Vg 固定在 Vo+Vin。 源極電位 Vs 試圖收斂于電位 (Vofs+Vin-Vth), 該電位比 Vofs+Vin 低閾值電壓 Vth。因此, 無論遷移率校正時間 (t) 延長多少, 源極電位 Vs 都不會超過上述收斂點。應當通過監控收 斂所需的時間不同而不同的遷移率 μ 來校正遷移率。因此, 即使供給接近于亮度最大的白 色的數據電壓 Vin, 也可以在實現收斂之前確定遷移率校正時間 (t) 的終點。
     當驅動晶體管 Md 的柵極在發光周期 (LM1) 開始之后浮空時, 使得該晶體管 Md 的 源極電位 Vs 進一步升高。因此, 驅動晶體管 Md 起到使與所供給的數據電壓 Vin 匹配的驅 動電流 Id 通過的作用。
     這使得源極電位 Vs( 有機發光二極管 OLED 的陽極電位 ) 上升。過一會, 有機發光 二極管 OLED 不再反向偏置。因此, 如圖 11(C) 所示, 漏極電流 Ids 隨著驅動電流 Id 開始流 過該二極管 OLED, 使得該二極管 OLED 發光。開始發光后不久, 驅動晶體管 Md 飽和, 漏極電 流 Ids 與所供給的數據電壓 Vin 匹配。當該電流 Ids( = Id) 達到恒定水平時, 有機發光二 極管 OLED 將以與數據電壓 Vin 匹配的亮度發光。
     從發光周期 (LM1) 開始到亮度達到恒定水平所發生的有機發光二極管 OLED 的陽 極電位增加正是驅動晶體管 Md 的源極電位 Vs 的增加。該源極電位 Vs 的增加由附圖標記 ΔVoled. 表示, 表示有機發光二極管 OLED 的陽極電壓 Voled. 的增量。驅動晶體管 Md 的源 極電位 Vs 變為等于 “Vo-Vth+g*Vin+ΔV+ΔVoled.” ( 參照圖 6(F))。另外, 因為柵極浮空, 所以如圖 6(E) 所示, 柵極電位 Vg 如源極電位 Vs 一樣增大增 量 ΔVoled.。隨著漏極電流 Ids 飽和, 源極電位 Vs 也將飽和, 使柵極電位 Vg 飽和。
     因此, 柵極至源極的電壓 Vgs( 保持電容 Cs 所保持的電壓 ) 在整個發光周期 (LM1) 保持在遷移率校正期間的電平 (“(1-g)Vin+Vth-ΔV” )。
     在發光周期 (LM1) 期間, 驅動晶體管 Md 用作恒流源。因此, 有機發光二極管 OLED 的 I-V 特性隨時間變化, 使驅動晶體管 Md 的源極電位 Vs 變化。
     但是, 不管有機發光二極管 OLED 的 I-V 特性是否隨時間變化, 保持電容 Cs 所保持 的電壓都保持在 “(1-g)Vin+Vth-ΔV” 。 保持電容 Cs 所保持的電壓包含兩個分量, 用于校正 驅動晶體管 Md 的閾值電壓 Vth 的分量 (+Vth) 和用于校正由于遷移率 μ 所致變化的分量 (-ΔV)。因此, 即便是不同像素之間的閾值電壓 Vth 或遷移率 μ 變化, 驅動晶體管 Md 的漏 極電流 Ids, 即有機發光二極管 OLED 的驅動電流 Id, 也仍保持不變。
     具體地, 閾值電壓 Vth 越大, 驅動晶體管 Md 利用保持電壓中所含的閾值電壓校 正分量 (+Vth) 使源極電位 Vs 降低的越多, 于是使源極至漏極電壓增大, 從而漏極電流 Ids( 驅動電流 Id) 以更大的量流動。 因此, 即便是在閾值電壓 Vth 變化的情況下, 漏極電流 Ids 也保持不變。
     另外, 如果因為遷移率 μ 小而變化量 ΔV 小, 則保持電容 Cs 所保持的電壓由于所 含的遷移率校正分量 (-ΔV) 而只是小程度地減小。 這提供了相對大的源極到漏極電壓。 因 此, 驅動晶體管 Md 的運行方式為, 使更大量的漏極電流 Ids( 驅動電流 Id) 通過。因此, 即 便在遷移率 μ 變化的情況下, 漏極電流 Ids 也保持不變。
     如上所述, 即便在不同像素之間的閾值電壓 Vth 或遷移率 μ 變化的情況下, 而且 不論驅動晶體管 Md 的 I-V 特性隨時間如何變化, 只要數據電壓 Vin 相同, 則有機發光二極 管 OLED 的發光亮度保持不變。
     用于不同顏色的像素電路的差異
     設定像素電路的上述結構和操作, 下面說明特點, 即本實施例的顯示裝置的用于 不同顏色的像素電路結構的差異。
     發光顏色根據構成有機發光二極管 OLED 的有機膜的有機材料變化。因此, 如上所 述, 相鄰像素的等效電路相同, 但實際上它們包含的材料不同。
     因此, 像素單元由同一行中的 N(N ≥ 3) 個連續的像素構成。當像素單元作為整體 看時, 兩個像素單元結構相同。當 RGB 三原色用于顯示顏色時, 根據各三原色之間發光亮度 的比例顯示任意顏色, N = 3。在以下說明中, 我們設定 RGB 三原色用于顯示顏色, 并且 N = 3。
     如上所述, 像素單元是像素陣列中具有相同結構的最小單位, 用來顯示任意顏色。 本實施例的特征在于, 像素單元的特定顏色像素比其他顏色像素具有更多組的像素電路元 件并且具有兩組以上, 該像素電路元件包括驅動晶體管、 保持電容和發光元件。 像素中 “組” 的個數以下稱為 “組數” 。應當指出, 后文對 “特定顏色” 進行詳細說明。
     這里, 詞語像素電路元件的 “組” 是指至少包括驅動晶體管 Md、 保持電容 Cs 和發光 元件 ( 本實施例中為有機發光二極管 OLED) 作為如上所述 “像素電路元件” 的一組。只要 滿足 “組” 的相關要求, 像素電路不但可以是 2T-1C 電路, 也可以是像素電路 1、 2 和 3 中的 任一個或者 4T-1C、 4T-2C、 5T-1C 和 3T-1C 像素電路中的任一個。但是, 應當指出, 像素電路 3( 即圖 5 所示的像素電路結構 ) 在各種優點方面是最 優選的, 這些優點包括 : 所有晶體管 (TFT) 都使用 N 溝道非晶硅 TFT, TFT 型易于進行大屏 幕的擴展 ; 電路結構簡單 ; 以及在像素電路中先實現閾值電壓 Vth 和遷移率 μ 的校正的機 制。下面設定使用圖 5 所示的像素電路繼續進行說明。
     在本實施例中, “特定顏色” 或者是 “對黑點敏感的特定顏色” , 或者是 “相對視亮度 因數最高的特定顏色” 。
     對于 “對黑點敏感的特定顏色” , 關于各顏色和黑點出現率的統計調查表明某一顏 色比其它顏色更容易出現黑點。在此情況下, 很容易出現黑點的顏色稱為 “特定顏色” 。
     本發明人的研究揭示出, 由于幾點原因會出現黑點缺陷或者出現沒有黑點缺陷嚴 重但會導致低于期望水平亮度的缺陷 ( 下文稱為半黑點 )。一個原因是 : 由于有機發光二 極管 OLED 的形成工藝中的破損布線, 流入陽極和陰極的電流中斷。另一個原因是 : 即便是 沒有破損布線, 但部分布線或接觸部電阻增大。再一個原因是 : 由于灰塵, 在陽極和陰極之 間形成短路。因此, 有機發光二極管 OLED 的驅動電流流過短路部分而被消耗, 導致沒有驅 動電流流過有機發光二極管 OLED 或者只有不足量的電流流過。
     就本發明人的研究而言, 短路是出現黑點或半黑點的最常見的原因。
     圖 12 示出了在有機發光二極管 OLED 的陽極和陰極之間形成短路的情況下像素電 路 3(i, j) 的等效電路圖。
     如果在有機發光二極管 OLED 的有機多層膜的形成過程中灰塵粘到該膜上, 則由 于導電灰塵或灰塵所致的圖案缺陷, 有機發光二極管 OLED 的陽極和陰極經電阻 R 通過短路 電連接。在此情況下, 流過驅動晶體管 Md 的漏極電流 Ids 分為流過有機發光二極管 OLED 的驅動電流 Id 和流過電阻 R 的電流 Ir。如上所述, 漏極電流 Ids 是與之前從視頻信號線 SIG(j) 供給的數據電壓匹配的恒定的電流。但是, 如果出現流過電阻 R 的電流 Ir, 則驅動 電流 Id 減小, 于是導致有機發光二極管 OLED 的發光亮度降低 ( 半黑點缺陷 )。
     半黑點缺陷在電阻 R 大時是不明顯的。但是, 電阻 R 越小, 則電流 Ir 越大, 驅動電 流 Id 越小, 于是使半黑點缺陷更明顯。之后, 當電阻降低到一定程度時, 驅動電流 Id 不再 流過有機發光二極管 OLED, 于是出現黑點缺陷。
     如果由于一定尺寸的灰塵的粘附, 有機發光二極管 OLED 的陽極和陰極經電阻 R 電 短路, 則灰塵越大, 陽極和陰極越容易短路, 并且灰塵越大, 短路電阻 R 越小。可能的原因 是: 因為在灰塵附近部分地未形成有有機多層膜, 所以陽極和陰極金屬直接接觸, 或者盡管 未直接接觸, 但電場在該區域集中, 于是在該區域導致更多的漏電流。根據本發明人的研 究, 存在以下明顯的趨勢 : 有機多層膜相對薄的有機發光二極管 OLED 的顏色像素中容易出 現黑點缺陷或半黑點缺陷。這證實了上述的缺陷原因是正確的。
     在此情況下, 在像素單元的顏色像素中, 由多個有機薄膜構成的有機發光二極管 OLED 的有機多層膜總厚度最小, 這樣的像素稱為 “對黑點敏感的特定顏色” 。
     當使用 RGB 三原色顯示顏色時, 顏色像素中的有機多層膜的總厚度最小的顏色像 素隨例如膜的材料和結構等因素變化。另外, 總厚度根據是否使用光增強結構而變化。光 增強結構被設計為利用反射光元件增強所發出的光。因此, 不能斷言哪個顏色像素總厚度 最小。但是, 當使用 RGB 三原色顯示顏色時, 通常藍色 (B) 像素的總厚度比其它顏色像素的 總厚度小。另外, “相對視亮度因數最高的特定顏色” 表明了怎樣根據像素受黑點缺陷或半黑 點缺陷影響的嚴重程度判斷顏色像素。
     具體地, 肉眼對 RGB 三原色的敏感度是不同的。肉眼對不同顏色具有不同的敏感 度 ( 視亮度因數 )。 相對視亮度因數是標準化參數, 它表示各波長的視亮度因數 ( 單位 : 1m/ W) 與視亮度因數最高的波長 ( 在亮區域為 555nm, 在暗區域為 507nm) 的視亮度因數的比 值。
     在 RGB 的情況下, 肉眼對綠色 (G) 的相對視亮度因數最高。另外, 歐洲人和美洲人 對藍色 (B) 的相對視亮度因數比日本人高。
     因此, 如果在用于顯示顏色的屏幕上的像素單元的像素中出現黑點缺陷, 則在像 素是綠色 (G) 時缺陷可能明顯, 在像素是紅色 (R) 或藍色 (B) 時, 缺陷可能不明顯。因此, 當使用 RGB 三原色顯示顏色時, 可以確定, 綠色 (G) 是 “相對視亮度因數最高的特定顏色” 。
     圖 13(A) 示出, 作為 “對黑點敏感的特定顏色像素” 的示例, 在有機多層膜的總厚 度最小的藍色 (B) 像素的 “組數” 比其它顏色像素大的情況下像素單元的等效電路圖。另 外, 圖 13(B) 示出, 作為 “相對視亮度因數最高的特定顏色” 的示例, 在綠色 (G) 像素的 “組 數” 比其它顏色像素大的情況下像素單元的等效電路圖。 雖然較大的 “組數” 為 2, 但該 “組數” 僅需要大于較小的 “組數” ( 為 1), 該 “組數” 可以是不小于 2 的任意數。
     應當指出, 盡管該 “組” 不包括采樣晶體管 Ms, 但也可以包括該晶體管 Ms。
     作為圖 13(A) 所示情況的示例, 圖 14(A) 示出了主要像素電路模塊, 圖 14(B) 示出 了有機發光二極管 OLED 主要布置的主要像素電路模塊的覆蓋層的分塊。如圖所示, 所有像 素電路元件 ( 晶體管、 電容和有機發光二極管 ) 不必布置在同一模塊中。在所示的示例中, 布置有有機發光二極管 OLED 的圖 14(B) 所示的模塊在 RGB 所有顏色的區域中大體相同。 對 于布置有晶體管和電容的圖 14(A) 所示的模塊, “組數” 為 2 的藍色 (B) 像素模塊比其它兩 種顏色的像素模塊都大。
     如上所述, 將不同的像素電路元件布置在不同的模塊中的優點在于, 易于保證用 于布置較大 “組數” 的像素電路元件的空間。
     平面結構和剖面結構的示例
     這里, 參照附圖說明像素電路的平面圖案和剖面結構。 應當指出, 這里說明 “組數” 為 1 的紅色 (R) 像素。 因此, 為了便于看附圖, 像素電路元件在整個布局區域上展開。 但是, 如果必須增加 “組數” , 則例如通過擴展布局區域確保布局空間。
     圖 15(A) 和圖 15(B) 示出了第 i 行第 j 列的像素電路 3(i, j) 的平面圖案。圖 15(B) 是省略了最上層 ( 形成于整個表面上 ) 的陰極電極的平面圖。圖 15(A) 是制造過程 中間的平面圖, 其中省略了包括最上層 ( 形成于整個表面上 ) 的陰極電極的有機發光二極 管 OLED 的電極和有機多層膜。
     圖 16(A) 是沿圖 15(A) 的 A-A 線的示意性剖面圖。圖 16(B) 是沿圖 15(A) 和圖 15(B) 的 B-B 線的示意性剖面圖。
     在圖 16(A) 和圖 16(B) 中, 下層 10( 絕緣層的類型 ) 直接形成于未圖示的例如由 玻璃制成的基板上或者間接地隔著其它膜形成于基板上。
     在圖 16(B) 所示的剖面圖中, 柵極電極 11A 形成于下層 10 上。柵極電極 11A 包括
     給定的柵極金屬層 (GM) 并含有例如鉬 (Mo) 等高熔點金屬。圖 16(B) 的剖面圖示出了形成 有例如圖 5 所示的驅動晶體管 Md 的部分。如圖 15(A) 所示, 尺寸與柵極電極 11A 略有不同 的柵極電極 11D 類似地形成于形成有采樣晶體管 Ms 處。
     另外, 在圖 16(A) 所示的剖面圖中, 兩層即第一高熔點金屬布線層 11B 和第二高熔 點金屬布線層 11C 形成于下層 10 上, 這兩層包括設在同一層級水平處且由與柵極電極 11A 相同的材料制成的柵極金屬層 (GM)。如圖 15(A) 所示, 第一高熔點金屬布線層 11B 和第二 高熔點金屬布線層 11C 在一個像素中隔開, 但在相鄰像素之間連續。即, 圖 15(A) 所示的第 一高熔點金屬布線層 11B 與另一未示出的像素的第二高熔點金屬布線層 11C( 未圖示 ) 相 連, 該未示出的像素的圖案在列方向的一側 ( 從圖 15(A) 向下 ) 連續。類似地, 圖 15(A) 所 示的第二高熔點金屬布線層 11C 與又一未示出的像素的第一高熔點金屬布線層 11B( 未圖 示 ) 相連, 該未示出的像素的圖案在列方向的另一側 ( 從圖 15(A) 向上 ) 連續。
     柵極絕緣膜 12 形成于下層 10 的整個表面上以覆蓋柵極電極 11A( 圖 16(B)) 以及 第一高熔點布線層 11B 和第二高熔點布線層 11C 的表面 ( 圖 16(A))。
     在圖 16(B) 所示的剖面圖中, 驅動晶體管 Md 的 TFT 層 13A 形成于柵極絕緣膜 12 上。TFT 層 13A 例如由非晶硅制成 (P 溝道 TFT 為多晶硅 )。如圖 15(A) 所示, 與 TFT 層 13A 類似地形成采樣晶體管 Ms 的 TFT 層 13B, 只是尺寸不同而已。圖 16(B) 所示的 TFT 層 13A 摻雜有相反類型的雜質, 于是形成彼此隔開的源極 (S) 和漏極 (D) 區域。TFT 層 13B 同樣如 此。
     在圖 16(A) 所示的剖面圖中, 接觸孔 12A 形成于柵極絕緣膜 12 中第一高熔點金屬 布線層 11B 的端部上。類似地, 接觸孔 12C 形成于柵極絕緣膜 12 中第二高熔點布線層 11C 的端部上。
     各布線連接部的兩個接觸孔 12A 和 12C 或者一個孔作為將高熔點金屬布線層與其 上層連接在一起的第一接觸孔 (1CH)。
     具體地, 第一高熔點金屬布線層 11B 的端部經接觸孔 12A 與上布線層 14B 的一個 端部相連。上布線層 14B 設于柵極絕緣膜 12 上, 例如由鋁 (AL) 制成。而且, 第二高熔點布 線層 11C 的端部經接觸孔 12C 與設于柵極絕緣膜 12 上的上布線層 14B 的另一端部相連。
     高電位 Vcc_H 供給線 ( 以下稱為電源電壓供給線 VDDL) 設于第一高熔點金屬布線 層 11B 上方。電源電壓供給線 VDDL 經柵極絕緣膜 12 與布線層 11B 絕緣并且通過圖形化與 上布線層 14B 隔開。該供給線 VDDL 連接到圖 5 所示的水平像素線驅動電路 41, 并且被設 計為向驅動晶體管 Md 的漏極交替施加高電位 Vcc_H 和低電位 Vcc_L。因此, 如圖 15(A) 所 示, 電源電壓供給線 VDDL 的支線 ( 由相同的附圖標記 VDDL 表示 ) 與將作為 TFT 層 13A 的 漏極 (D) 的區域低電阻電接觸。另外, 保持電容 Cs 的上電極層 14D 與將用作驅動晶體管 Md 的源極 (S) 的區域電接觸。上電極層 14D 設于同一層級水平處, 由與電源電壓供給線 VDDL 相同的材料 ( 鋁 AL) 制成。如圖 15(A) 所示, 該層 14D 疊蓋與柵極電極 11A 連續的保持電 容 Cs 的下電極層。該部分形成了具有 MIS( 金屬絕緣體半導體 ) 結構的保持電容 Cs。
     在圖 16(B) 中, 采樣晶體管 Ms 的控制線 SAML 設于第二高熔點布線層 11C 上方。 控 制線 SAML 經柵極絕緣膜 12 與布線層 11C 絕緣并且通過圖形化與上布線層 14B 隔開。該控 制線 SAML 連接到圖 5 所示的寫信號掃描電路 42, 被設計為向采樣晶體管 Ms 的柵極施加寫 驅動脈沖 WS(i)。因此, 如圖 15(A) 所示, 控制線 SAML 經作為第一接觸孔 (1HC) 的接觸孔12E 連接到下層中采樣晶體管 Ms 的柵極電極 11D。
     控制線 SAML 設置為在與電源電壓供給線 VDDL 平行的行方向上長。視頻信號線 SIG(j) 的結構為, 第二高熔點布線層 11C 在與控制線 SAML 交點處作為下層橋 ( 在本說明書 中稱為下層橋結構 )。類似地, 在視頻信號線 SIG(j) 的結構中, 第一高熔點金屬布線層 11B 在與電源電壓供給線 VDDL 交點處作為下層橋 ( 下層橋結構 )。
     應當指出, 上布線層 14B 在圖案上連接到采樣晶體管 Ms 的 TFT 層 13B 的漏極側, 上布線層 14B 由鋁 (AL) 制成且構成圖 5 所示的驅動晶體管 Md 的控制節點 NDc 的一部分的 內嵌布線 14E 連接到 TFT 層 13B 的源極側。內嵌布線 14E 經作為第一接觸孔 (1HC) 的接觸 孔 12F 電連接到下層中保持電容 Cs 的下電極層。
     平坦化膜 15 形成于整個表面上以掩埋如上所述形成的鋁 (AL) 布線 ( 即電源電壓 供給線 VDDL、 控制線 SAML、 上布線層 14B、 上電極層 14D、 內嵌布線 14E), 通過去除布線之間 的水平差使表面平坦化 ( 參照圖 16(B))。
     如圖 16(B) 的剖面圖所示, 通過用導電材料填充形成于平坦化膜 15 中的第二接觸 孔 (2HC), 陽極接觸部 15A 形成于平坦化膜 15 的部分中上電極層 14D 之上。
     之后, 依次沉積陽極電極 (AE)、 保護膜 16、 有機多層膜 (OML) 和陰極電極 (CE), 于 是形成有機發光二極管 OLED。陽極電極 (AE) 形成于平坦化膜 15 上并且與陽極接觸部 15A 的端面接觸。保護膜 16 形成于陽極電極 (AE) 上, 并且具有尺寸小于陽極電極 (AE) 的開口 部 16A。有機多層膜 (OML) 覆蓋保護膜 16。陰極電極 (CE) 以覆蓋層的形式形成于像素所 占區域的整個表面上。
     在上述實施例中, 多組驅動晶體管、 保持電容和有機發光二極管只設置用于各像 素單元中對黑點最敏感或者相對視亮度因數最高的顏色像素, 于是防止對黑點敏感的子像 素中的黑點或確保黑點是不明顯的。這提高了產率。
     另外, 各組的所有像素電路元件 ( 晶體管、 電容和有機發光二極管 ) 不布置在同一 模塊中 ( 同一層上 )。并且, 例如, “組數” 不同的像素之間的面積比在形成有有機發光二極 管的層上比在形成有其它像素電路元件的層上小, 以保證最佳布局效率。這有助于改善布 局效率, 提供適當的布線和空間, 于是防止布線之間的短路所致的產率降低。

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